電子元器件(jian)電路布局的可靠(kào)性設計--跳線

    9. 6.1 電子線路的可(kě)靠性設計原則
    采(cǎi)用各種電子元器(qi)件進行系統或整(zhěng)機線路設計時，設(she)計師不僅必須考(kǎo)慮如何實現規定(ding)的功能，而且應該(gai)考慮采用何種設(she)計方案才能充分(fèn)發揮元器件固有(yǒu)可靠性的潛力，提(tí)高系統或整機的(de)可靠性水平。這就(jiu)是通常所說的可(kě)靠性設計。
    電子線(xiàn)路的可靠性設計(ji)是一個内容相當(dāng)廣泛而具體的問(wèn)題，采用不同類型(xíng)的器件或者要實(shi)現不✏️同的電路功(gōng)能，都會有不同的(de)可靠性設計考慮(lǜ)。這裏首先給出電(dian)子線路可靠性設(shè)計的一些基本原(yuan)☁️則，在8.6.2節再給出幾(jǐ)種具體電路的設(shè)計規則。
    1. 簡化設計(jì)
由于可靠性是電(dian)路複雜性的函數(shu)，降低電路的複雜(zá)性可以🚩相應的提(ti)高電路的可靠性(xìng)，所以，在實現規定(dìng)功能的前提下，應(ying)盡量使電路結構(gòu)簡單，最大限度的(de)減少所🌍用元器🌈件(jiàn)的類型和品⛹🏻‍♀️種，提(tí)高元器件的複用(yòng)率。這是提高電路(lù)可靠性的一種簡(jiǎn)單而💋實用的方法(fa)。
簡化設計的具體(ti)方案可以根據實(shí)際情況來定，一🔱般(bān)使用的方⁉️法有：
    (1)多(duo)個通道共用一個(ge)電路或器件。
    (2)在保(bao)證實現規定功能(néng)指标的前提下，多(duo)采用集成電路，少(shǎo)采用分立器件，多(duō)采用規模較大的(de)集成電路，少采用(yong)規模較小的集成(cheng)電路。集成度的提(tí)高可📞以減少元器(qì)件之間的❌連線、接(jiē)🌂點以及🔆封裝的數(shù)目，而這些連接點(dian)的可靠性常常是(shi)造成電路失效的(de)主要原因。
    (3)在邏輯(ji)電路的設計中，簡(jian)化設計的重點應(yīng)該放在減少邏輯(ji)器件的數目，其次(cì)才是減少門或輸(shu)入端的數目。因❗爲(wei)一般而言，與減少(shao)電路的複雜度相(xiàng)比較，提高♋電路的(de)集成度對于提高(gāo)系統⭐可靠性的效(xiào)果更爲明顯。
    (4)多采(cǎi)用标準化、系列化(hua)的元器件，少采用(yòng)特殊的或未經定(ding)型和考驗的元器(qi)件。
    (5)能用軟件完成(cheng)的功能，不要用硬(ying)件實現。
    (6)能用數字(zi)電路實現的功能(neng)，不要用模拟電路(lu)完成，因🈲爲數📧字電(diàn)路的可靠性和标(biao)準化程度相對較(jiao)高。但是，有時模拟(ni)電路的功能用數(shu)字電路實現會導(dǎo)緻器件數目的明(míng)顯增加，這時就要(yao)根據具體情況統(tong)籌考慮🐕，力求選用(yòng)最佳方案。
    在簡化(hua)設計時應注意三(san)點：：一是減少元器(qi)件不會導緻其它(tā)✨元器件承受應力(lì)的增加，或者對其(qí)它元器件的性能(néng)要求更加苛刻；二(èr)是在用一種元器(qì)件🐉完成多種功能(neng)時，要确認該種器(qi)件在性能指标和(hé)可靠性方面是否(fou)能夠同時滿👈足幾(jǐ)個方面的要求；三(sān)是爲滿足系統安(an)全性、穩定性、可測(ce)性、可維修性🐉或降(jiang)額和冗餘設計等(děng)的要求㊙️所增加的(de)電路或元器件不(bú)能💯省略。
    2. 低功耗設(shè)計
    電子系統向着(zhe)小型化和高密度(dù)化發展，使得其内(nèi)部熱🤞功率密度增(zeng)加，可靠性随之降(jiang)低。降低電路的功(gōng)耗，是減少系統内(nèi)部溫升的主要途(tu)徑。這可以從兩方(fāng)面着手，一是盡量(liang)采用低功耗器🛀🏻件(jiàn)，如在滿足💃工作速(su)度的情況下，盡量(liang)采用CMOS電路。而不🌈用(yòng)TTL電路；二是在完成(chéng)規定功能的前提(tí)下，盡量簡🌈化邏輯(ji)電路，并更多的讓(rang)軟件來完成硬件(jiàn)的功能，以減少整(zhěng)機硬件的數量。
    3. 保(bao)護電路設計
    電子(zi)系統在工作中可(ke)能會受到各種不(bú)适當應力或外界(jiè)💃幹擾信号的影響(xiǎng)，造成電路工作不(bú)正常，嚴重時會導(dǎo)緻内💋部器件的🍓損(sun)壞。爲此，在電路設(she)計中，有必要根據(jù)具體情況設計必(bi)要的保護電路。如(rú)在電路的信💃🏻号輸(shu)入端設計靜電保(bǎo)護電路，在電源輸(shū)入端設計浪湧幹(gan)擾抑制🧑🏽‍🤝‍🧑🏻電路，在高(gāo)頻高速電路中⛱️加(jiā)入噪聲抑制或吸(xī)收網絡。具體保護(hù)電路的形式🙇‍♀️可參(can)閱本書有關章節(jie)。
    4. 靈敏度分析
    組成(cheng)電子系統的各個(gè)電路對于系統可(ke)靠性的貢獻并不(bu)相🈲同，而組成電路(lu)的各個元器件對(duì)于該電路可🍉靠性(xìng)的貢💰獻也不會一(yī)樣。常常會有這樣(yàng)的情況，某個元器(qi)件的參數退化嚴(yan)重，但對🏃🏻‍♂️電路性能(neng)的🚶‍♀️影響甚微；而另(lìng)一個元器件稍有(you)變化，就對電路性(xìng)🍓能産生顯著影響(xiang)。這是因爲一個元(yuán)器件對于電路🥰可(kě)靠性的影響（或一(yi)個子電路對于系(xì)統可靠性的影響(xiǎng)）不僅取決于🔞該元(yuan)器🙇‍♀️件（或子電❄️路）自(zi)身的質量，而且取(qǔ)決于該元器件（或(huo)子電路）造成電路(lu)（或系統）性能變化(huà)的靈敏度。因此，在(zai)電路設計中，應進(jìn)行靈敏度分析，确(que)定對電路性能影(yǐng)響顯著的關鍵元(yuan)器件或子電路。對(dui)其進行重✂️點設計(jì)。靈敏度分析可借(jiè)✂️助于現有的電路(lu)模拟器或邏輯模(mó)拟器完成。這是提(ti)高電路可靠性的(de)一個經濟有☎️效的(de)👄方法。
    5. 基于元器件(jiàn)的穩定參數和典(dian)型特性進行設計(ji)
    電路設計通常必(bi)須依據所選用器(qì)件的參數指标來(lái)♻️進☂️行。爲了保證電(diàn)路的可靠性，隻要(yao)可能，電路性能應(ying)該基于器件的最(zuì)穩定的參數來設(shè)計，同時應留出一(yī)些允許變化的餘(yú)量。對👌于那些由于(yu)工藝離散性以及(jí)随時間、溫度和其(qi)它環境應力而變(bian)化的不太穩定的(de)🔴性能參數，設🥰計時(shí)應給予更爲寬容(rong)的限制。對于那些(xiē)不确定的無法控(kòng)制的性能參數，設(she)計時不宜采納，否(fǒu)則無法保證電路(lu)的可靠性和制造(zao)的可重複性。如果(guo)🈲産品手冊中 記載(zǎi)有所需的特性曲(qu)線圖、外部電路參(cān)數或典型應用電(diàn)路時📐，應盡🌈可能使(shǐ)用該特性曲線或(huò)電路方案進行設(she)計。
    6. 均衡設計
    在設(she)計一個電子系統(tong)時，總是要先将其(qí)分割爲若幹個電(diàn)路塊，以便完成不(bú)同的功能。在系統(tǒng)分割時，應注意電(diàn)路功能和結構的(de)均衡性，這樣對提(ti)高系統可靠性有(you)利。這主要體現在(zài)兩個方面：一是每(mei)塊電路的功能應(ying)相對完整，盡量減(jian)少各個電路之間(jiān)的聯接，以削弱互(hu)連對電路可靠性(xìng)的影響；二是各個(gè)電流所含元器件(jiàn)的數量不要過于(yú)集中帶♍來的不可(ke)靠因素，同時也方(fāng)便了裝配工藝設(shè)計。
    7. 三次設計
    三次(ci)設計包括系統設(she)計、參數設計和容(róng)差設計。系統設計(ji)是指一般意義上(shang)的設計；參數設計(jì)是利用🔱正交設計(jì)法結合計算機輔(fǔ)助設計，找到穩定(dìng)性好的合理參數(shu)組，是三次設計的(de)核心；容🍓差設計則(ze)是在系統的最佳(jiā)參數組合确定之(zhi)後，合理規劃組成(cheng)❌系統的各個🌈元器(qì)件的容差，使産品(pǐn)物☀️美價廉。采用💞三(sān)次設計方🔞法獲得(de)的産品具有高的(de)信噪比✔️，對于❄️元器(qi)件的公差與老化(hua)、工作和環境條件(jiàn)的波動變🚶化等具(ju)有很強的忍受能(neng)力，保證長時間正(zheng)常工作。因此，在所(suo)采用的元器件質(zhì)量等級相同的條(tiao)件下，通過三次設(she)計的電路的可靠(kào)性明顯高❌于未作(zuo)三🏃‍♂️次設計的電路(lù)。
    8. 冗餘設計和降額(é)設計
冗餘設計也(ye)稱餘度設計，它是(shì)在系統或設備中(zhōng)的關鍵電☂️路部位(wei)，設計一種以上的(de)功能通道，當一個(ge)功能通道發生故(gu)障時，可用另一個(ge)通道代替，從而可(kě)使局📱部故障不影(yǐng)響整個系統或設(she)備的正常工作。采(cai)用冗餘設計，使得(de)用相對低可靠的(de)元器件構成可靠(kào)的系🌏統或設備成(cheng)爲可能。但是✔️，采用(yong)冗餘設計會使電(diàn)路👄的複雜性以及(jí)系🤞統的體積、重量(liàng)、功耗和成本增加(jia)，一般隻用于🏃‍♀️那些(xiē)安全🐅性要求非常(cháng)高而且難以維修(xiu)的系統。
9. 可靠性預(yù)計
    爲了驗證可靠(kào)性設計的效果，根(gēn)據系統可靠性的(de)要❗求，電路設💰計完(wán)成後，可對關鍵電(diàn)路的失效率進🛀行(hang)預計，預計所依據(ju)🛀🏻的模型和方法見(jian)國軍标GJB299《電子設備(bei)可靠性預計手冊(cè)》。
9.6.2 常用集成電路的(de)應用設計規則
    在(zai)電路設計時，除了(le)以上所述的通用(yong)設計原則之🧑🏾‍🤝‍🧑🏼外，還(hái)要✨根據所用器件(jiàn)的具體情況，采用(yong)不同的設❄️計規則(ze)。下🏃‍♂️面給出用幾種(zhǒng)常用集成電路進(jìn)行電路設計時應(ying)該遵循的一💞些規(guī)則。這些規則所依(yī)據的🍉設計原理大(dà)多已經在本書的(de)有關章節裏予以(yi)闡述，這裏不再贅(zhui)述。
    1. TTL電路應用設計(ji)規則
    (1) 電源
    •穩定性(xìng)應保持在±5％之内；
    •紋(wen)波系數應小于5％；
    •電(diàn)源初級應有射頻(pín)旁路。
    (2)去耦
    •每使用(yong)8塊TTL電路就應當用(yong)一個0.01~0.1μF的射頻電容(rong)器對電源電壓進(jin)行去耦。去耦電容(rong)的位置應僅可能(neng)地靠💯近集成電路(lù)，二者之間的距離(lí)應在15cm之内。每塊印(yin)制電路闆也應用(yòng)一隻容量更大些(xiē)的低電感電容器(qì)對電源進行去耦(ǒu)。電容器類型的選(xuan)擇方法參見8.1.1節。
    (3)輸(shu)入信号
    •輸入信号(hào)的脈沖寬度應長(zhang)于傳播延遲時間(jian)，以免出現反射💋噪(zào)聲；
    •要求邏輯“0”輸出(chū)的器件，其不使用(yong)的輸入端應将其(qi)接地🈲或與同一門(mén)電路的在用輸入(ru)端相連；
    •要求邏輯(jí)“1”輸出的器件，其不(bu)使用的輸入端應(yīng)連接到一個🌈大于(yú)2.7V的電壓上。爲了不(bu)增加傳輸延遲時(shí)間✌️和噪聲敏感度(du)，所接電壓不要超(chāo)過該電路的電壓(ya)最大額定值5.5V；
    •不使(shǐ)用的器件，其所有(you)的輸入端都應按(an)照使功耗最低的(de)方法連接，具體的(de)處理方法可參閱(yuè)8.1.6節；
    •在使用低功耗(hào)肖特基TTL電路時，應(yīng)保證其輸入端不(bu)出現負電壓，以免(miǎn)電流流入輸入箝(qian)位二極管；
    •時鍾脈(mò)沖的上升時間和(hé)下降時間應盡可(ke)能的短，以便提高(gāo)電路的抗幹擾能(neng)力；
    •通常時鍾脈沖(chong)處于高态時，觸發(fa)器的數據不應改(gai)變。若一例外，應查(cha)閱有關的數據規(gui)範；
    •擴展器應盡可(ke)能地靠近被擴展(zhǎn)的門，擴展器的節(jiē)點上不能有容性(xìng)負載；
    •在長信号線(xian)的接收端應接一(yi)個500Ω～1kΩ的上拉電阻，以(yi)便增加噪聲容限(xian)和縮短上升時間(jian)。
    (4)輸出信号
    •集電極(jí)開路器件的輸出(chu)負載應連接到小(xiǎo)于等于最大額定(ding)🥵值的電壓上，所有(you)其它器件的輸出(chu)負載㊙️應連接到🔞VCC上(shàng)；
    •長信号線應該由(yóu)專門爲其設計的(de)電路驅動，如線驅(qu)動器、緩🐇沖器等；
    •從(cong)線驅動器到接收(shōu)電路的信号回路(lù)線應是連續的，應(ying)⛹🏻‍♀️采用特性阻抗約(yuē)爲100Ω的同軸線或雙(shuang)扭線；
    •在長信号線(xian)的驅動端應加一(yi)隻小于51Ω的串聯電(diàn)阻，以便🌈消除可能(neng)出現的負過沖。
    (5)并(bìng)聯應用
    •除三态輸(shu)出門外，有源上拉(lā)門不得并聯連接(jie)。隻有🔴一種情況例(lì)‼️外，即并聯門的所(suo)有輸入端和輸出(chū)端均并聯在一起(qi)，而且這些門電路(lu)封裝在同一外殼(ke)内；
    •某些TTL電路具有(yǒu)集電極開路輸出(chu)端，允許将幾個電(dian)路的開集電極輸(shu)出端連接在一起(qǐ)，以實現“線與”功能(neng)。但應在🚩該輸出端(duan)加一個上拉電阻(zu)，以便提供足夠的(de)驅動信号和提高(gāo)💯抗幹擾能力，上拉(lā)電阻的阻🐇值應根(gēn)據該電路的扇出(chu)能力來确定。
    2. CMOS電路(lu)應用設計規則
    (1)電(dian)源
    •穩定性應保持(chi)在±5％之内；
    •紋波系數(shu)應小于5％；
    •電源初級(ji)應有射頻旁路；
    •如(ru)果CMOS電路自身和其(qi)輸入信号源使用(yòng)不同的電源，則開(kāi)機時應首先接通(tong)CMOS電源，然後接通信(xìn)号源，關機時應該(gāi)首先關閉信号源(yuan)，然後關閉CMOS電源。 
    (2)去(qu)耦
    •每使用10～15塊CMOS電路(lu)就應當用一個0.01~0.1μF的(de)射頻電容器對電(diàn)源電壓進行去耦(ou)。去耦電容的位置(zhì)應僅可能地靠近(jìn)集成電路，二📐者之(zhi)間的距離應在15之(zhi)内。每塊印制電路(lu)闆也應用一隻容(róng)🌍量更大些的低電(diàn)感電容器對電源(yuán)進行去耦。
    (3)輸入信(xin)号
    •輸入信号電壓(yā)的幅度應限制在(zai)CMOS電路電源電壓範(fan)圍之内🌍，以免🏃‍♂️引發(fā)闩鎖；
    •多餘的輸入(ru)端在任何情況下(xia)都不得懸空，應适(shì)當的連接到CMOS電🏃🏻‍♂️路(lù)的電壓正端或負(fu)端上；
    •當CMOS電路由TTL電(diàn)路驅動時，應該在(zài)CMOS電路的輸入端與(yǔ)VCC之間💃連一🏃‍♀️個上拉(la)電阻；
    •在非穩态和(hé)單穩态多諧振蕩(dàng)器等應用中，允許(xu)CMOS電路有🤞一定的輸(shū)入電流（通過保護(hu)二極管），但應在其(qí)輸入加接一隻🐕串(chuan)聯電阻✍️，将輸入電(dian)流限制在微安🐆級(ji)的水🔴平上。
    (4) 輸出信(xìn)号
    •輸出電壓的幅(fu)度應限制在CMOS電路(lù)電源電壓範圍之(zhī)内💞，以免引發🐕闩鎖(suo)；
    •長信号線應該由(you)專門爲其設計的(de)電路驅動，如線驅(qu)動器、緩沖器等；
    •應(ying)避免在CMOS電流的輸(shu)出端接大于500pF的電(dian)容負載；
    •CMOS電路的扇(shan)出應根據其輸出(chū)容性負載量來确(que)定，通常可按下式(shì)計算：     
                                      ( 9.6 )
式中，FO爲扇出(chū)，CL爲CMOS電路的額定容(rong)性負載電容，0.8是容(rong)性負載㊙️的降額系(xì)數，CI爲CMOS電路的額定(ding)輸入電容。
    (5)并聯應(ying)用
    •除三态輸出門(men)外，有源上拉門不(bú)得并聯連接。隻有(you)一種🌐情況例外，即(jí)并聯門的所有輸(shu)入端均并聯在一(yi)起，而且這些門電(diàn)路封裝在同一外(wài)殼内。
    3.線性放大器(qì)應用設計規則
    (1) 電(diàn)源
    •穩定性應保持(chi)在±1%之内；
    •紋波系數(shù)應小于1％；
    •電源初級(ji)應有射頻旁路；
    (2) 去(qù)耦
    •每使用10塊線性(xìng)集成電路就應當(dāng)用一個0.01~0.1μF的射頻電(dian)🥵容器☁️對電源電壓(ya)進行去耦。去耦電(diàn)容的位置應僅可(ke)能地靠近集成電(diàn)路，二者之間的距(jù)離應在15cm之内。每塊(kuai)印制電路闆也應(ying)用一隻容量更大(dà)些的低電感電容(rong)器對電源進行去(qù)耦。
    (3) 輸入信号
    •差模(mo)輸入電壓和共模(mó)輸入電壓均不應(ying)超過它們的最大(dà)額定值的60％；
    •所有不(bú)使用的輸入端均(jun1)應按照使功耗最(zuì)低的方式進行連(lián)接；
    •如果器件具有(you)兩個以上的外部(bù)調整點，必須多次(ci)調👨‍❤️‍👨整🐅，僅👅一次是不(bú)行的。
    (4) 輸出信号
    •長(zhǎng)信号線應該由專(zhuan)門爲其設計的電(dian)路驅動，如線⛱️驅動(dòng)✍️器💯、緩沖☎️器等；
    •從線(xian)驅動器到接收電(diàn)路的信号回路線(xiàn)應采用連📐續㊙️同軸(zhou)㊙️線或雙扭線，其特(tè)性阻抗應與連接(jie)端口的阻抗相匹(pi)配。
    4. 線性電壓調整(zheng)器應用設計規則(zé)
    (1)輸入電壓
    •輸入電(dian)壓不應超過其最(zui)大額定值的80％；
    •差分(fèn)輸入電壓應該比(bi)推薦的最小電壓(yā)大20％，以保持适當的(de)輸💚出電壓。
    (2)輸出負(fù)載
    •最大輸出負載(zǎi)不得超過其最大(da)額定值的80％；
    •如果器(qi)件内部沒有包含(hán)短路保護電路，則(zé)應設計🌈外部短路(lù)保護電路。
    (3)散熱
    •電(dian)壓調整器應該安(ān)裝散熱器，其散熱(re)面積應能夠散掉(diao)器件承受最大功(gong)率時所産生的熱(rè)量。
9.6.3 印制電路闆布(bu)線設計
    目前電子(zi)元器件用于各類(lei)電子設備和系統(tǒng)時，仍然以印制❤️電(dian)路闆爲主要裝配(pèi)方式。實踐證明，即(ji)使電原理圖設計(ji)正确，印制電路闆(pǎn)布線設計不當，也(yě)會對器件的可靠(kào)性産生不利的影(ying)響。例如，将印制電(dian)路闆用于裝配高(gao)速數字集成電路(lù)時，電路上出☂️現的(de)瞬變電流通過印(yìn)制導線時，會産生(shēng)沖擊電流。如果印(yìn)制導線的阻抗比(bǐ)較大，特别是電感(gan)較㊙️大時，這種沖擊(jī)電流的幅值會很(hen)大，有可能對器件(jian)造成損害。如果印(yìn)制闆兩條細平行(háng)線靠得🏃‍♀️很近，則會(huì)形成信号波形的(de)延遲，在傳輸線的(de)終端形成反射噪(zao)聲。因此，在設計印(yìn)🔞制闆布線的時候(hòu)，應注意采用正确(què)的方法。
    1. 電磁兼容(rong)性設計
    電磁兼容(rong)性（EMC）是指電子系統(tǒng)及其元部件在各(ge)種電磁環境中❤️仍(réng)能夠協調、有效地(dì)進行工作的能力(li)。EMC設計的💚目的是既(ji)🙇🏻能抑制各🧑🏽‍🤝‍🧑🏻種外來(lái)的幹擾，使電路和(hé)設備在規定的電(dian)磁環境中能正常(cháng)工🏃‍♂️作，同時又能減(jiǎn)少其本身對其它(ta)設備的電磁幹擾(rao)。
    由于瞬變電流在(zai)印制線條上所産(chan)生的沖擊幹擾主(zhǔ)要是由🙇🏻印制導線(xian)的電感成分造成(cheng)的，因此，應盡量減(jiǎn)少印制導線的🔴電(diàn)感👉量。印制導線的(de)電感量與其長度(dù)成正比，并随其寬(kuan)度的增加而🏃‍♀️下降(jiang)，故短而粗的導線(xiàn)對于抑制幹擾是(shì)有利的。
    時鍾引線(xian)、行驅動器或總線(xian)驅動器的信号線(xiàn)常常載有大的瞬(shun)🏃🏻變電流，其印制導(dǎo)線要盡可能地短(duǎn)；而對于電源線和(hé)地線這樣的難以(yi)縮短長度的布線(xian)，則應在印制闆面(miàn)積和線條密度允(yǔn)許的條件下盡可(kě)能加大布線的寬(kuan)度。對于一般電路(lu)，印制導線寬♋度選(xuǎn)在1.5mm左右，即可完全(quan)滿🐆足要求；對于集(jí)成電路，可🏃‍♀️選爲0.2mm~1.0mm。
    采(cǎi)用平行走線可以(yǐ)減少導線電感，但(dàn)導線之間的互感(gan)和分布💃電容增加(jia)，如果布局允許。最(zui)好采用井💋字形🌐網(wang)狀地線結構，具體(tǐ)♍做法是印制闆的(de)一面橫向布線，另(ling)一面縱向布線，然(ran)後在交叉孔處用(yòng)鉚釘😘或金屬化孔(kǒng)相連。
    爲了印制印(yin)制導線之間的串(chuàn)擾，在設計布線時(shí)應盡量避免長距(ju)離的平行走線，盡(jìn)可能拉開線與線(xian)之間的距離，信号(hào)線❓與地線及電源(yuan)線盡可能不交㊙️叉(cha)。在使用一般電路(lu)時，印制導線間隔(gé)和長度設計可以(yǐ)參考表9.7所列規則(ze)。在一些對幹擾十(shi)分敏感的信号線(xian)之間可以設置一(yi)根接地的印制線(xiàn)，也可有效地抑制(zhi)串擾。

爲了抑制出(chu)現在印制線條終(zhong)端的反射幹擾，除(chú)了特殊需🔞要⭐之外(wai)，應盡可能縮短印(yin)制線的長度和采(cǎi)用慢速電路。必要(yào)時可加終端匹配(pei)，即在傳輸線的末(mò)端對地和電源端(duān)各加接一個相同(tóng)🧡阻值的匹配電阻(zǔ)。根據經驗，對一般(ban)速度較快的TTL電路(lu)❓，其印制線♊條長于(yu)10cm以上時就應加終(zhōng)端匹配措施♉。匹配(pei)電阻的阻值應根(gēn)據集成電路的輸(shū)出驅動電流及吸(xi)收電流的最大值(zhi)來決定。當使用74F系(xi)列的TTL電路時，匹配(pèi)電阻可采用330Ω，其等(děng)效的終端阻抗爲(wei)165Ω。
    爲了避免高頻信(xìn)号通過印制導線(xian)産生的電磁輻射(shè)㊙️，在印制電路闆布(bu)線時，還應注意以(yǐ)下要點：
    (1) 盡量減少(shao)印制導線的不連(lian)續性，例如導線寬(kuan)度不要突‼️變，導線(xiàn)的拐角大于90O，禁止(zhǐ)環狀走線等。這樣(yàng)也有利于提高印(yìn)制導線耐焊接熱(re)的能力。
    (2)時鍾信号(hao)引線最容易産生(shēng)電磁輻射幹擾，走(zǒu)線時應與⁉️地線回(huí)路相靠近，不要在(zài)長距離内與信号(hào)線并行。
    (3)總線驅動(dong)器應緊挨其欲驅(qū)動的總線。對于那(nà)些離開印制電路(lu)闆的引線，驅動器(qi)應緊挨着連接器(qi)。
    (4)數據總線的布線(xian)應每兩根信号線(xiàn)之間夾一根信🤟号(hào)地線。最好是緊挨(ai)着最不重要的地(di)址引線放置地回(huí)路，因爲後者常載(zǎi)有高頻電流。
(5)在印(yin)制闆布置高速、中(zhong)速和低速邏輯電(dian)路時，應按照圖9.41的(de)方式排列器件。

  2. 接(jie)地設計
隻要布局(jú)許可，印制闆最好(hǎo)做成大平面接地(dì)方式，即印制闆的(de)一面全部用銅箔(bó)做成接地平面，則(zé)另一面作爲信号(hào)布線。這樣做有許(xǔ)多好處：
    (1)大接地平(ping)面可以降低印制(zhi)電路的對地阻抗(kàng)，有效地抑制印制(zhì)闆另一面信号線(xiàn)之間的幹擾和噪(zào)聲。例如，由于平行(háng)導線之間的分布(bù)電容在導線接近(jin)接地平面時會變(bian)小，因此大接地平(píng)面可使印制線之(zhi)間的串擾明顯削(xuē)弱。
    (2)大接地平面起(qi)着電磁屏蔽和靜(jìng)電屏蔽的作用，可(kě)減少外界對電路(lù)的高頻輻射幹擾(rǎo)以及減少電路對(duì)外💃🏻界的高頻👈輻射(she)幹擾。
(3)大接地平面(miàn)還有良好散熱效(xiao)果，其大面積的銅(tong)箔尤如金屬散熱(rè)片，迅速向外界散(san)發印制電路闆中(zhōng)的熱量。

 如果無法(fǎ)采用大接地平面(miàn)，則應在印制電路(lu)闆的周圍設計💁接(jie)地總線，接地總線(xian)的兩端接到系統(tong)的公共接地☁️點上(shàng)。接地總線應盡可(kě)能地寬，其寬度至(zhi)少應爲2.5mm。
    數字電路(lù)部分與模拟電路(lù)部分以及小信号(hào)電路㊙️和大功率電(diàn)路應該分别并行(hang)饋電。數字地與模(mo)拟地在内部不得(de)相連🔞，屏蔽地與電(diàn)源地分别設置，去(qu)耦濾波電容應就(jiu)近接地。
    3. 熱設計
    從(cong)有利于散熱的角(jiǎo)度出發，印制闆最(zui)好是直立安☁️裝，闆(pǎn)與闆之間的距離(li)一般不要小于2cm，而(er)且元器件在印制(zhì)闆上的🌈排列方式(shì)應遵循一定的規(guī)則：
    (1)對于采用自由(yóu)對流空氣冷卻方(fāng)式的設備，最好是(shì)🔴将集成電☎️路（或其(qí)他元器件）安縱長(zhang)方式排列，如圖👅9.42 (a)所(suǒ)示；對于🚶采用強制(zhì)空氣冷卻（如用風(feng)扇冷卻）的設🛀備，則(ze)應按橫長方式配(pèi)置，如圖9.42 (b)所示。
    (2)同一(yi)塊印制闆上的元(yuán)器件應盡可能按(an)其發熱量大小及(jí)耐熱程度分區排(pai)列，發熱量小或耐(nai)熱性差的元♈器件(jian)（如小信号🈲晶體管(guǎn)、小規模集成電路(lù)、電解電容器等）放(fàng)在冷卻氣📐流的最(zuì)上遊（入口處），發熱(rè)量大或耐熱性好(hao)的元🤟器件（如功❌率(lü)晶體管、大規模集(jí)成電路等）放在冷(lěng)卻氣流⭐的最下遊(yóu)（出✔️口處）。
    (3)在水平方(fang)向上，大功率器件(jian)盡量靠近印制闆(pan)邊沿布置，以便縮(suō)短傳熱途徑；在垂(chui)直方向上，大功率(lǜ)器✊件盡量靠近印(yìn)制闆上方✌️布置，以(yi)便減少這些器件(jian)工作時對其它元(yuan)器件溫度的🐉影響(xiang)。
(4)溫度敏感器件最(zuì)好安置在溫度最(zui)低的區域（如設備(bei)的底部），千萬不要(yào)将它放在發熱元(yuán)器件的正上方，多(duo)個器件最好是在(zài)水平面上交錯布(bu)局。
設備内印制闆(pan)的散熱主要依靠(kao)空氣流動，所以在(zài)設計時要🙇🏻研究空(kong)氣流動路徑，合理(lǐ)配置元器件或印(yìn)制電路闆。空氣流(liú)動時總是趨向于(yú)阻力小的地方流(liú)動，所以在印制電(dian)路闆上配置元器(qi)件時，要避免在某(mǒu)個區域留有較大(da)的空域。如圖9.43 (a)所示(shì)的那樣，冷卻空氣(qì)大多從此空域中(zhōng)流走，而元器件密(mi)集區域很少有空(kong)氣流過，這樣散熱(re)效果就大大降低(di)。如🏃🏻‍♂️果象圖9.43 (b)那樣在(zai)空域中加上一排(pái)器🐉件，雖然裝配密(mi)度提高了，但由于(yú)冷卻空氣的通路(lù)阻抗均勻，使空氣(qì)流動也絕緣，從而(er)使散熱效果改善(shàn)。整機中多塊印制(zhì)電路闆的配置也(ye)應注意同樣問題(tí)。
 
大量實踐經驗表(biǎo)明，采用合理的元(yuan)器件排列方式💯，可(kě)以有效地降低印(yin)制電路的溫升，從(cóng)而使器件及設備(bei)的故障率明顯下(xià)降🚶‍♀️。
    此外，在高可靠(kao)應用場合，應該采(cǎi)用銅箔厚一些的(de)印制電♈路🐕闆基材(cái)，這不僅可以增強(qiáng)印制闆的散熱能(néng)力，而且有利于降(jiàng)低印制導線的電(diàn)阻值，提高機械強(qiang)度🔆。如選用銅箔厚(hou)度爲70μm的印制闆，相(xiang)對于銅箔厚度爲(wei)35μm的印制闆，印制導(dao)線的電阻值可降(jiang)低1/2，散熱能力可增(zeng)加一倍，而且在容(róng)易遭受劇烈的振(zhèn)動和沖擊的環境(jing)中，不容易出現斷(duàn)♌線之類的機械故(gu)障。
    〔實例〕集成電路(lù)在印制闆上的排(pái)列方式對其溫升(shēng)的影響
圖9.44給出了(le)大規模集成電路(lu)（LSI）和小規模集成電(dian)路（SSI）混合🛀🏻安裝情況(kuang)下的兩種排列方(fang)式，LSI的功耗爲1.5W，SSI的功(gong)耗🥵爲0.3W。實測結果表(biao)🍉明，圖9.44(a)所示方式使(shǐ)LSI的溫升達50℃，而圖9.44 (b)輻(fu)射導緻⛱️的LSI的溫☎️升(sheng)爲40℃，顯然采納後面(miàn)一種方式對降低(di)LSI的失效率更爲有(you)利。

   這個例子也說(shuo)明，應該盡可能地(dì)使印制闆上元器(qì)件的溫升趨于均(jun)勻，這有助于降低(di)印制闆上的器件(jian)的溫度峰值。 

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